AMD申請小晶片專利：RDNA3要多芯封裝、暴力堆核

2021-01-03 04:00:04

隨著半導體工藝、晶片規模的限制越來越大，傳統的單個大晶片策略已經行不通，chiplet小晶片成為新的方向，AMD無疑是其中的佼佼者，銳龍、執行緒撕裂者、霄龍三大產品線都在踐行這一原則，並且取得了不俗的效果。

現在，AMD要把這一策略延續到GPU顯示卡上了。

2020年的最後一天，AMD向美國專利商標局提交了一項新專利，勾勒了未來的GPU小晶片設計。

chiplet小晶片，AMD已經玩兒得很溜

AMD首先指出，傳統的多GPU設計存在諸多問題(包括AMD自己的CrossFire)，比如GPU程式設計模型不適合多路GPU，很難在多個GPU之間並行分配負載，多重GPU之間快取內容同步極為複雜，等等。

AMD的思路是利用“高頻寬被動交聯”(high bandwidth passive crosslink)來解決這些障礙，將第一個GPU小晶片與CPU處理器直接耦合在一起(communicably coupled)，而其他GPU小晶片都通過被動交聯與第一個GPU小晶片耦合，而所有的GPU小晶片都放置在同一個中介層(interposer)之上。

這樣一來，整個GPU陣列就被視為單獨一個SoC，然後劃分成不同功能的子晶片。

傳統的GPU設計中，每個GPU都有自己的末級快取，但為了避免同步難題，AMD也重新設計了快取體系，每個GPU依然有自己的末級快取，但是這些快取和物理資源耦合在一起，因此所有快取在所有GPU之間依然是統一的、一致性的。

聽起來很難懂對吧？確實如此，畢竟一般在專利檔案中，廠商往往都會故意隱藏具體設計細節，甚至可能存在一些故意使之難以理解、甚至誤導的描述。

AMD沒有透露是否正在實際進行GPU小晶片設計，但早先就有傳聞稱，下一代的RNA3架構就會引入多晶片，這份專利正提供了進一步佐證。

可以預料，RDNA3架構如果真的上小晶片設計，核心規模必然會急劇膨脹，一兩萬個流處理器都是小意思。

AMD也不是唯一有此想法的人。Intel Xe HP、Xe HPC高效能架構就將採取基於Tile區塊的設計，今年晚些時候問世，直奔高效能運算、資料中心而去。

NVIDIA據說會在Hopper(霍珀)架構上採用MCM多芯封裝設計，而在那之前還有一代“Ada Lovelace”(阿達·洛夫萊斯)，有望上5nm工藝，並堆到多達18432個流處理器。

AMD申請小晶片專利：RDNA3要多芯封裝、暴力堆核

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